Ein Designer eines halbkundenspezifischen Chips (ASIC) benötigt etwa je die Hälfte der Entwicklungszeit zur Schaltungseingabe mit Verifikation und zur Erstellung des Testprogramms für den ASIC-Tester. Die Fehlerabdeckung im Testprogramm für den ASIC-Tester bestimmt die Güte des gelieferten ASIC.

Die Generierung der Testdaten für die Logiksimulation und der Testdaten für den ASIC-Tester wird üblicherweise nach zwei verschiedenen Methoden durchgeführt, wobei die ASIC-Tester-Datenerzeugung mit der Konvertierung der Simulationsdaten beginnt. Die Testdatenerzeugung für einen Logiksimulator kann mit beliebig einstellbarer Auflösung erfolgen, ein Abstimmen auf Eingangssignalgruppen ist nicht erforderlich und die Signaländerungen der Ausgangssignale können in der eingestellten Simulationsauflösung beobachtet werden. Ein ASIC-Tester kann dieses freie Format der Stimuli nicht übernehmen. Er arbeitet streng periodisch mit begrenzter Auflösung. Nur zu bestimmten festgelegten Zeiten können sich die Eingangsdaten ändern. Die Bewertung der Ausgänge erfolgt zu einem ebenfalls konstanten Zeitpunkt eines jeden Zyklus.

Ziel des Projektes ist die Integration von Design, Test und Dokumentation der Chipfunktion beim ASIC-Entwurf. Dies erfordert eine gemeinsame Datenbasis der Stimuli für die digitale Logiksimulation auf einer CAD-Workstation und für die Verifikation auf einem ASIC-Tester. Diese gemeinsame Datenbasis löst die Konvertierungsprobleme heutiger Ansätze zur Tester-Testerzeugung. Eine Projektrealisierung mit 65 000 Zeilen C-Code als Prototyp wurde 1993 abgeschlossen. Grundlagen werden in einer 1993 abgeschlossenen Dissertation untersucht.